VIP ▽معرفی مقاله های ترجمه شده ▲

[☾♔TALAYEH_A♔☽]

مشخصات مقاله :
عنوان فارسی: کاسکود تابیده بازچرخشی: بهبود عمومی آمپلی فایر کاسکود تابیده
عنوان انگلیسی: The Recycling Folded Cascode: A General Enhancement of the Folded Cascode Amplifier
تعداد صفحات مقاله انگلیسی : 8 تعداد صفحات ترجمه فارسی : ۲۰
سال انتشار : 2009 نشریه: آی تریپل ای – IEEE
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 9065 رفرنس : دارد
محتوای فایل : zip حجم فایل : 3.72Mb
رشته های مرتبط با این مقاله: مهندسی برق
گرایش های مرتبط با این مقاله: مدارهای مجتمع الکترونیک، مهندسی الکترونیک و سیستمهای الکترونیک دیجیتال
مجله: مجله مدارهای حالت جامد – JOURNAL OF SOLID-STATE CIRCUITS
دانشگاه: گروه مهندسی برق و کامپیوتر، دانشگاه A & M تگزاس، ایالات متحده آمریکا
کلمات کلیدی: امپلی فایر ها،مدارات مجتمع آنالوگ CMOS، امپلی فایر های عملیاتی سریع، مدار های مجتمع ولتاژ پایین و توان پایین، امپلی فایر های عملیاتی، امپلی فایر های ترانسکندوکتانس عملیاتی
وضعیت ترجمه عناوین تصاویر و جداول : ترجمه شده است
وضعیت ترجمه متون داخل تصاویر و جداول : ترجمه شده است
وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است

 

[☾♔TALAYEH_A♔☽]

ترجمه فارسی مقاله الگوریتم مسیریابی تعدیل یافته برای ساختار شبکه تراشه سه بعدی تورز
مقاله ترجمه شده الگوریتم مسیریابی تعدیل یافته برای ساختار شبکه تراشه سه بعدی تورز مربوط به رشته مهندسی برق و کامپیوتر و درباره مهندسی الگوریتم ها و محاسبات، معماری سیستم های کامپیوتری، مهندسی الکترونیک و مدارهای مجتمع الکترونیک می باشد که هم اکنون می توانید مقاله انگلیسی بهمراه ترجمه فارسی آن را از سایت کالج پروژه دانلود نمایید.


بخشی از ترجمه فارسی مقاله : الگوریتم مسیریابی تعدیل یافته برای ساختار شبکه تراشه سه بعدی تورز
به خاطر تقاضای عملکرد بالای الکترونیک مصرف کننده و سیستم های پردازش، از جمله سرورها، تعداد هسته ها در سیستم تراشه ای رو به افزایش است. شبکه تراشه ای رویکرد مناسبی برای کاهش موانع ارتباطی سیستم تراشه ی چند هسته ای می باشد. با ادغام فناوری سه بعدی آی.سی، طراحی شبکه تراشه ای سه بعدی میزان اجرا را ارتقاء داده و مصرف نیرو را با جایگزینی رابط های بلند مسطح با موارد عمودی کوتاه کاهش می دهد.ساختارهای فشرده جدید با تنظیم هسته ها در فضای سه بعدی ممکن است. الگوریتم های مسیریابی بهینه سازی شده می توانند سرعت اجرایی در راستای مصرف انرژی کاهش یافته فراهم کنند.
در این مقاله الگوریتم مسیریابی موثر برای ساختار مکان یابی تورز ۳ بعدی مطرح می شود. الگوریتم مسیریابی تعدیل یافته یک چهارم محور برای ساختار شبکه تراشه ای ۳ بعدی مطرح می شود که به طور عمده بر مبنای تقسیم فضا به ربع های مختلف بوده و نیز مسیری اتخاذ می شود که با کمترین جهش برای اتصال با گره مقصد اتخاذ می شود. الگوریتم پیشنهادی با دیگر الگوریتم های مسیریابی ۳ بعدی از جمله مسیریابی مرتبه ابعدد XYZ مقایسه می شود و نتایج شبیه سازی شده نشان می دهد که الگوریتم پیشنهادی دارای کمتین میزان نهان سازی می باشد.

.

بخشی از مقاله انگلیسی :

Modified quadrant-based routing algorithm for 3D Torus Network-on-Chip architecture
Due to high performance demands of the consumer electronics and processing systems, like servers, the number of cores is increasing on System-on-Chip (SoC). Networkon-Chip (NoC) is suitable approach for reducing the communication bottleneck of multicore System-on-Chip. With the integration of 3D IC technology, the 3D Network-on-Chip design enhances the execution rate and decreases power utilisation by replacing long flat interconnects with short vertical ones. New compact architectures are possible by arranging the cores in three-dimensions. Optimised routing algorithms can provide higher execution speed along with reduced energy consumption.
In this paper an efficient routing algorithm for 3D Torus topology architecture is proposed. A modified quadrant-based routing algorithm for 3D torus NoC architecture is proposed which is primarily based on division of space into different quadrants and also adopting a path which encounters least hops to connect to the destination node. The proposed algorithm is compared with other 3D routing algorithms like XYZ dimension order routing and the simulated results shows that the proposed algorithm has least latency.

 

[☾♔TALAYEH_A♔☽]

مشخصات مقاله :
عنوان فارسی: الگوریتم مسیریابی تعدیل یافته مبتنی بر ربع صفحه برای ساختار شبکه تراشه سه بعدی تورز
عنوان انگلیسی: Modified quadrant-based routing algorithm for 3D Torus Network-on-Chip architecture
تعداد صفحات مقاله انگلیسی : 4 تعداد صفحات ترجمه فارسی : ۶
سال انتشار : 2016 نشریه: الزویر – Elsevier
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 7654 رفرنس : دارد
محتوای فایل : zip حجم فایل : 1.08Mb
رشته های مرتبط با این مقاله: مهندسی برق و کامپیوتر
گرایش های مرتبط با این مقاله: مهندسی الگوریتم ها و محاسبات، معماری سیستم های کامپیوتری، مهندسی الکترونیک و مدارهای مجتمع الکترونیک
مجله: چشم اندازها در علوم – Perspectives in Science
دانشگاه: گروه مهندسی برق، دهلی نو، هند
کلمات کلیدی: شبکه تراشه سه بعدی، مکان یابی شبکه، تورز سه بعدی
وضعیت ترجمه عناوین تصاویر و جداول : ترجمه شده است
وضعیت ترجمه متون داخل جداول : ترجمه شده است
وضعیت ترجمه متون داخل تصاویر : ترجمه نشده است
وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است

 

[☾♔TALAYEH_A♔☽]

ترجمه فارسی مقاله انرژی هیبریدی کارآمد معماری جمع کننده
مقاله ترجمه شده انرژی هیبریدی کارآمد معماری جمع کننده مربوط به رشته مهندسی برق و مهندسی کامپیوتر و درباره مدارهای مجتمع الکترونیک، مهندسی الکترونیک، مهندسی الگوریتم ها و محاسبات و سیستمهای الکترونیک دیجیتال می باشد که هم اکنون می توانید مقاله انگلیسی بهمراه ترجمه فارسی آن را از سایت کالج پروژه دانلود نمایید.


بخشی از ترجمه فارسی مقاله : انرژی هیبریدی کارآمد معماری جمع کننده
یک طرح جمع کننده دارای بازدهی انرژی بالا براساس محاسبه رقم نقلی ترکیبی در این مقاله پیشنهاد می گردد. عمل جمع با درنظرگیری رقم نقلی به عنوان ارقام جلویی پخش شونده حاصل از LSB و ارقام انتهایی حاصل از MSB انجام می شود. این رخداد در یک نقطه میانی سرعت جمع را بطور قابل توجهی افزایش می دهد. این افزایش سرعت در کنار ترکیب مدارهای کم هزینه رقم نقلی پله ای و زنجیره رقم نقلی، نسبت به سایر معماری های دیگر جمع کننده بازدهی انرژی بالایی را نتیجه می دهد. نقطه میانی بهینه بطور تحلیلی به صورت یک رابـ ـطه درآمده و رابـ ـطه فرم بسته آن بدست می آید.
برای جلوگیری از افزایش تأخیر RC درجه دوم در یک زنجیره طولانی رقم نقلی، بطور بهینه تکرار می شود. این جمع کننده در ساختاری درخت مانند ارتقا می یابد تا شتاب افزایش یابد. جمع کننده های ۳۲، ۶۴ و ۱۲۸ بیتی با هدف قرار دادن فرکانس های ۵۰۰ مگاهرتز و ۱ گیگاهرتز در فناوری ۶۵ نانومتر طراحی شدند. این جمع کننده ها نسبت به جمع کننده هایی که به وسیله ابزار ترکیبی پیشرفته EDA تولید می شوند، ۱۱ تا ۱۸ درصد انرژی کمتری مصرف می کنند.

.

بخشی از مقاله انگلیسی :

Energy efficient hybrid adder architecture
An energy efficient adder design based on a hybrid carry computation is proposed. Addition takes place by considering the carry as propagating forwards from the LSB and backwards from the MSB. The incidence at a midpoint significantly accelerates the addition. This acceleration together with combining low-cost ripple-carry and carry-chain circuits, yields energy efficiency compared to other adder architectures. The optimal midpoint is analytically formulated and its closed-form expression is derived.
To avoid the quadratic RC delay growth in a long carry chain, it is optimally repeated. The adder is enhanced in a tree-like structure for further acceleration. 32, 64 and 128-bit adders targeting 500 MHz and 1 GHz clock frequencies were designed in 65 nm technology. They consumed 11–۱۸% less energy compared to adders generated by state-of-the-art EDA synthesis tool.

.

 

[☾♔TALAYEH_A♔☽]

مشخصات مقاله :
عنوان فارسی: معماری جمع کننده ترکیبی با بازدهی انرژی بالا
عنوان انگلیسی: Energy efficient hybrid adder architecture
تعداد صفحات مقاله انگلیسی : 7 تعداد صفحات ترجمه فارسی : ۱۴
سال انتشار : 2015 نشریه : الزویر – Elsevier
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 218 رفرنس : دارد
محتوای فایل : zip حجم فایل : 2.39Mb
رشته های مرتبط با این مقاله: مهندسی برق و مهندسی کامپیوتر
گرایش های مرتبط با این مقاله: مدارهای مجتمع الکترونیک، مهندسی الکترونیک، مهندسی الگوریتم ها و محاسبات و سیستمهای الکترونیک دیجیتال
مجله: مجله ادغام در مقیاس بسیار بزرگ – INTEGRATION
دانشگاه: دانشکده برق، حیفا، اسرائیل
کلمات کلیدی: جمع کننده ها، جمع کننده های ترکیبی، کم انرژی، طراحی VLSI
وضعیت ترجمه عناوین تصاویر و جداول : ترجمه شده است
وضعیت ترجمه متون داخل تصاویر و جداول : ترجمه نشده است
وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است

 

[☾♔TALAYEH_A♔☽]

ترجمه فارسی مقاله مشخصه جریان – صفر کلید قطع کننده مدار خلا
مقاله ترجمه شده مشخصه جریان – صفر کلید قطع کننده مدار خلا مربوط به رشته مهندسی برق و درباره مهندسی الکترونیک، برق قدرت، تولید، انتقال و توزیع و مدارهای مجتمع الکترونیک می باشد که هم اکنون می توانید مقاله انگلیسی بهمراه ترجمه فارسی آن را از سایت کالج پروژه دانلود نمایید.


بخشی از ترجمه فارسی مقاله : مشخصه جریان – صفر کلید قطع کننده مدار خلا
مشخصه جریان –صفر مدار شکن های جریان خلاء ( VCB) اثر مهمی بر بازیابی دینامیکی دی الکتریکی و موفقیت امتحان و آزمایش قطع دارد . مشخصه جریان پس قوس جرقه ، شارژ پس قوس جرقه ، و ضریب هدایت پس قوس جرقه ، در جریان صفر در این مقاله جهت دستیابی به اثر حافظه قوس بر مشخصه جریان صفر و مشخصه پس قوس جرقه بررسی میشوند.
طرح و نقشه مشخصه جریان صفر مبتنی بر مدار مصنوعی آزمایش تعیین می شود و امتحان VCB نوعی قطع کننده شفاف خلاء است که از دوربین پر سرعت CMCS جهت مشاهده پروسه توسعه و خاموشی قوس الکتریکی خلاء استفاده می شود. قانون توزیع مشخصه پس قوس الکتریکی به وسیله اندازه گیری و پردازش جریان پس قوس الکتریکی بدست می آید.

رابـ ـطه بین شارژ پس قوس جرقه ای و موقعیت نهایی لکه کاتد بررسی میشود. مشخصه جریان صفر VCB اساس و پایه ای را برا ی کنترل قوس الکتریکی در خلاء فراهم می سازد و ظرفیت قطع کننده را افزایش می دهد که میتواند برای VCB های چند ترمزی سودمند باشد.

.

بخشی از مقاله انگلیسی :

Investigation on the current-zero characteristic of vacuum circuit breakers
The current-zero characteristic of vacuum circuit breakers (VCBs) has an important influence on the dynamic dielectric recovery and the success of the breaking test. In the paper, the characteristic of the post-arc current, post-arc charge and the post-arc conductance at current-zero is researched to obtain the influence of the arc memory on the current-zero characteristic and the post-arc characteristic.
Based on the synthetic test circuit, the test plat of the current-zero characteristic is set up and the test VCB is a transparency vacuum interrupter in order to observe the development and extinguishing process of the vacuum arc by the high speed CMOS camera.

The distribution law of post-arc characteristic is gained by measuring and processing the post-arc current. The relationship between the post arc charge and the final position of last cathode spot is investigated. The current-zero characteristic of VCBs supply the base for controlling vacuum arc, improving the breaking capacity, which maybe also useful to VCBs with multi-break.

 

[☾♔TALAYEH_A♔☽]

مشخصات مقاله :
عنوان فارسی: بررسی مشخصه جریان – صفر کلید قطع کننده مدار خلا
عنوان انگلیسی: Investigation on the current-zero characteristic of vacuum circuit breakers
تعداد صفحات مقاله انگلیسی : 6 تعداد صفحات ترجمه فارسی : ۱۶
سال انتشار : 2016 نشریه : الزویر – Elsevier
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 8132 رفرنس : دارد
محتوای فایل : zip حجم فایل : 2.52Mb
رشته های مرتبط با این مقاله: مهندسی برق
گرایش های مرتبط با این مقاله: مهندسی الکترونیک، برق قدرت، تولید، انتقال و توزیع و مدارهای مجتمع الکترونیک
مجله: خلاء – Vacuum
دانشگاه: دانشگاه صنعتی دالیان چین
وضعیت ترجمه عناوین تصاویر و جداول : ترجمه شده است
وضعیت ترجمه متون داخل تصاویر و جداول : ترجمه نشده است
وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است

 

[☾♔TALAYEH_A♔☽]

ترجمه فارسی مقاله طراحی گیت های منطقی اشمیت تریگر با استفاده از DTMOS
مقاله ترجمه شده طراحی گیت های منطقی اشمیت تریگر با استفاده از DTMOS مربوط به رشته مهندسی برق و درباره مدارهای مجتمع الکترونیک، بیوالکتریک، مهندسی الکترونیک و سیستم های قدرت می باشد که هم اکنون می توانید مقاله انگلیسی بهمراه ترجمه فارسی آن را از سایت کالج پروژه دانلود نمایید.



بخشی از ترجمه فارسی مقاله : طراحی گیت های منطقی اشمیت تریگر با استفاده از DTMOS
این مقاله روش‌های طراحی و بهینه‌سازی مدار دیجیتالی زیرآستانه را با استفاده از گیت‌های منطقی اشمیت تریگر برای افزایش مصونیت الکترومغناطیسی ارائه می‌دهد. گیت‌های منطقی اشمیت تریگر پیشنهادی بر اساس طراحی بافر با استفاده از ولتاژ دینامیکی MOS برای عملکردهای کم‌توان ارائه شدند. با توسعه دادن گیت اشمیت تریگر به NAND یا NOR، ما می‌توانیم به‌طور چشمگیری مصونیت از نویز را با تغییر کم توان مصرفی و کاهش قابل‌توجه حجم اشغالی در مقایسه با CMOSهای اشمیت تریگر مرسوم، درگستره افزایش ناچیز تاخیر، بهبود دهیم.
در سطح ترانزیستوری و مداری، بهبود عملکرد ایمنی مدار توسط معیار ISCAS 85 بررسی شده است. علاوه بر این، ما یک پارامتر برای تعیین مصونیت از نویز با در نظر گرفتن تقابل بین ایمنی و کارایی ارائه دادیم. با استفاده از پارامتر پیشنهادی، هیسترزیس بهینه می‌تواند برای کارایی قابل قبولی انتخاب شود.

.

بخشی از مقاله انگلیسی :

Design of Schmitt Trigger Logic Gates Using DTMOS for Enhanced Electromagnetic Immunity of Subthreshold Circuits
This paper presents subthreshold digital circuit design and optimization method using Schmitt trigger logic gates for enhanced electromagnetic immunity. The proposed Schmitt trigger logic gates are based on a buffer design using dynamic thresholdvoltage MOS for low-power operation. By expanding the Schmitt trigger to NAND/NOR gate, we can dramatically improve the noise immunity with much lower switching power consumption and significant area reduction compared with CMOS Schmitt triggers, at the expense of a slight increase in delay.
Not only for the gate level, but also the circuit level immunity improvement is verified with ISCAS 85 benchmark. In addition, we propose a parameter to determine the optimal noise immunity considering the tradeoff between immunity and performance. By using the proposed parameter, optimal hysteresis can be chosen for the reasonable performance deterioration.

 

[☾♔TALAYEH_A♔☽]

مشخصات مقاله :
عنوان فارسی: طراحی گیت های منطقی اشمیت تریگر با استفاده از DTMOS برای افزایش مصونیت الکترومغناطیسی مدارهای زیرآستانه
عنوان انگلیسی: Design of Schmitt Trigger Logic Gates Using DTMOS for Enhanced Electromagnetic Immunity of Subthreshold Circuits
تعداد صفحات مقاله انگلیسی : 10 تعداد صفحات ترجمه فارسی : ۲۴
سال انتشار : ۲۰۱۵ نشریه: آی تریپل ای – IEEE
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 8976 رفرنس : دارد
محتوای فایل : zip حجم فایل : 5.69Mb
رشته های مرتبط با این مقاله: مهندسی برق
گرایش های مرتبط با این مقاله: مدارهای مجتمع الکترونیک، بیوالکتریک، مهندسی الکترونیک و سیستم های قدرت
مجله: یافته ها در حوزه سازگاری الکترومغناطیس – TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY
دانشگاه: کالج اطلاعات و ارتباطات مهندسی، دانشگاه Sungkyunkwan، سوئون، کره جنوبی
کلمات کلیدی: مدارهای دیجیتال، تداخل الکترومغناطیسی (EMI)، هیسترزیس، ایمنی، اشمیت تریگر
وضعیت ترجمه عناوین تصاویر و جداول : ترجمه شده است
وضعیت ترجمه متون داخل تصاویر و جداول : ترجمه نشده است
وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است

 

[☾♔TALAYEH_A♔☽]

ترجمه فارسی مقاله معماری VLSI برای افزایش تحمل خطای NoC با استفاده از توپولوژی شبکه چهار یدک و پیکربندی مجدد پویا
مقاله ترجمه شده معماری VLSI برای افزایش تحمل خطای NoC مربوط به رشته مهندسی فناوری اطلاعات، کامپیوتر و برق و درباره شبکه های کامپیوتری، معماری سیستم های کامپیوتری و مدارهای مجتمع الکترونیک می باشد که هم اکنون می توانید مقاله انگلیسی بهمراه ترجمه فارسی آن را از سایت کالج پروژه دانلود نمایید.


بخشی از ترجمه فارسی مقاله : معماری VLSI برای افزایش تحمل خطای NoC
تکنیک های تحمل پذیری در برابر خطای (تحمل خطا) موثر برای شبکه روی تراشه (NoC) به منظور دستیابی به ارتباطات قابل اعتماد بسیار حیاتی هستند. در این مقاله، یک معماری جدید VLSI که روترهای برکنار شده را به کار می‌گیرد، برای افزایش تحمل خطای یک NoC پیشنهاد شده است. شبکه NoC به دو بلوک ۲×۲از روترها با یک روتر یدک که در مرکز قرار گرفته، تقسیم می شود.
معماری تحمل خطای پیشنهادی، به عنوان یک شبکه چهار –یدکی اشاره شده، می تواند با تغییر سیگنال های کنترل بدون تغییر دادن توپولوژی اساسی ، به طور پویا مجدد پیکربندی شود. این پیکربندی مجدد پویا و الگوریتم مسیریابی متناظرش با جرئیات نشان داده شده‌اند. نتایج تجربی نشان می‌دهند که طرح پیشنهادی، بهبودهای قابل توجهی روی قابلیت اطمینان در مقایسه با آنهایی که در این ادبیات گزارش شده اند، بدست آورده است.

.

بخشی از مقاله انگلیسی :

A VLSI Architecture for Enhancing the Fault Tolerance of NoC using Quad-spare Mesh Topology and Dynamic Reconfiguration
Effective fault tolerant techniques are crucial for a Network-on-Chip (NoC) to achieve reliable communication. In this paper, a novel VLSI architecture employing redundant routers is proposed to enhance the fault tolerance of an NoC. The NoC mesh is divided into blocks of 2×۲ routers with a spare router placed in the center.
The proposed fault-tolerant architecture, referred to as a quad-spare mesh, can be dynamically reconfigured by changing control signals without altering the underlying topology. This dynamic reconfiguration and its corresponding routing algorithm are demonstrated in detail. Experimental results show that the proposed design achieves significant improvements on reliability compared with those reported in the literature.